文/觀網硬科技 呂棟
“要超越業界所稱的7奈米節點進行微縮，需要極紫外（EUV）光刻技術，而華為無法獲取該技術，必須另尋出路論文。”
9月4日，華為半導體負責人何庭波在中科院科技論文預釋出平臺ChinaXiv上更新了論文《Huawei's τ Chip Was Supposed to Melt？》論文。
這篇論文既是對今年5月華為釋出的“韜定律”的延續解讀論文，也是對外界一項固有疑問的正面回應：3D堆疊晶片單位面積電晶體激增，理應更熱、更費電，華為的晶片是如何平衡效能和功耗的？
何庭波的核心觀點，在於將晶片能耗的焦點從“計算”轉向“移動”論文。她用一個形象的比喻來說明：人的工作日耗能，不只來自伏案工作的幾小時，通勤同樣消耗大量能量。
晶片亦然，電晶體開關完成計算固然耗能，但資料在模組、電路之間的長距離傳輸，同樣吞噬著動態功耗論文。在典型智慧機負載下，動態功耗佔總功耗約九成，而隨著製程微縮，互連電容帶來的傳輸能耗愈發沉重。
換言之，真正昂貴的未必是電晶體“思考”，而是資料在晶片內部的“通勤”論文。
τ定律與LogicFolding（邏輯摺疊）技術的破局點，正在於此論文。它並非簡單將晶片堆疊成多層，而是重構電路的空間關係——把原本平面佈局中橫跨較長的關鍵連線，透過摺疊設計轉化為更短的垂直連線。
《Huawei's τ Chip Was Supposed to Melt?》
據論文披露，在部分典型核心中，連線長度可縮短約20%，關鍵路徑最多縮短70%；一個處理模組的時鐘佈線縮短28%，緩衝器數量從4.36萬個降至1.9萬個論文。
摺疊的本質，是讓電晶體“住得更近”，讓資料少跑遠路論文。
這種“時間維度革新”帶來的收益，直接體現在量產晶片上論文。
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何庭波給出麒麟2026的資料：電晶體密度從每平方毫米1.55億個提升至2.38億個，提升55%論文。在相同效能下，NPU功耗下降66%，GPU下降58%，CPU效能核心下降41%。其中NPU尤為突出：29TOPS算力不變，頻率降63%，電壓從0.85V降至0.55V，功耗密度下降73%。
這些數字證明，摺疊並不必然導致發熱失控，若總功耗下降，整體熱負荷反而減輕，再輔以熱感知佈局將高熱模組錯位放置，晶片完全可能“更冷”論文。
但何庭波並未渲染“摺疊即萬能”論文。
她明確指出，τ是時間縮放定律，而非能量縮放定律論文。若設計者將節省的時間全部用於提升頻率，晶片反而可能更耗電。
DSP第一代摺疊便因面積縮小40%導致功耗密度上升24%，直到麒麟2027才改善論文。CPU因任務序列性強，難以靠並行陣列獲益，收益遠遜於NPU和GPU。
這恰恰說明，τ定律的真正價值，是給設計者提供重新分配效能、面積和功耗的“餘地”，而非一條自動節能的捷徑論文。
更大的挑戰仍在眼前：混合鍵合間距、晶圓翹曲、對準精度、EDA工具適配等工程難題，需要未來三到五年持續攻關論文。散熱雖因總功耗下降而緩解，但下層熱量傳導問題並未消失。
華為此刻要證明的，不是“晶片可以折起來”，而是這條路徑能否像摩爾定律那樣，一代代複製進步論文。
何庭波在文末引用了西西弗斯的神話論文。每一代晶片都是一次推石上山，摺疊贏得時間餘量，再將其投入功耗或效能，然後下一代重啟迴圈。
但與神話不同的是，這座山有方向：每個迴圈留下的，都是一顆計算更多、耗能更少的晶片論文。這或許才是τ定律最值得關注的野心：在傳統制程縮放逼近極限之時，它試圖為半導體演進開闢另一條增長曲線。
而那顆“本該燒燬”的τ晶片，至少已經給出了一個反直覺卻紮實的答案，更立體、更復雜的晶片，未必更耗電，反而可能跑得更冷靜論文。
以下是何庭波論文原文論文，觀察者網編譯，未經作者確認
標題：華為的τ晶片本應熔化嗎論文？
作者論文： 何庭波
摘要
熱量，是τ縮放定律——華為摺疊矽片所依據的時間縮放原理，以其旨在縮小的延遲τ（“韜”）命名——所面臨的最尖銳的擔憂論文。我們對麒麟晶片的實測結果將這一質疑徹底翻轉。原因在於每個通勤者都知曉的道理：在晶片上，如同在一個工作日中，消耗大部分能量的是傳輸（通勤），而非工位上的工作（運算）。
索引詞
邏輯摺疊，τ縮放定律，3D整合，混合鍵合，低功耗設計，系統-技術協同最佳化論文。
問一百位晶片工程師，未來行業最重要的技術是什麼，許多人會回答：3D整合——將晶片層層堆疊，以增加可專用於系統的矽面積論文。問任何一位資深晶片工程師，什麼會扼殺3D整合，你幾乎總會聽到同一個詞：熱量。
這種推理感覺像是自然法則論文。將有源電晶體堆疊在有源電晶體之上，在每平方毫米內塞入更多，將整個器件密封在緊湊的移動裝置內，其結果似乎不可避免。功率轉化為熱量。熱量被困在有限空間內，導致溫度升高。溫度一旦超過極限，就會降低時脈頻率，損害可靠性，並最終“燒燬”晶片。按照這種邏輯，摺疊得越密集，發熱就越厲害——摺疊得越用力，“撞牆”的速度就越快。
華為無法坐等這場爭論自行平息論文。由於無法獲得競爭對手持續縮小電晶體的工具，華為必須打破這個迴圈——而且要比任何人都更快。於是，它停止了縮放空間（即電晶體的線性尺寸），轉而開始縮放時間：即訊號穿越晶片關鍵路徑所特有的延遲。這個延遲被記為τ（發音為tau，中文譯為“韜”），而τ縮放定律正是旨在推動τ值逐代降低的一場戰役[1]。其壓縮延遲的旗艦技術被稱為“邏輯摺疊”：將原本鋪展在平面上的電路，摺疊成垂直堆疊的層級，並透過微小的垂直鏈路連線，使訊號傳輸更短的距離。
從一開始，τ就被構想為電子系統的定律，而非單純的器件技巧：時間可以在各個層面——器件、電路、晶片和系統——被壓縮論文。邏輯摺疊是該框架內的一種技術，在電路和晶片層面發揮作用。這種區別很重要，因為業界一直在遺忘它。
在電晶體誕生後不久，就出現了一項同等重要的發明——積體電路論文。然而，半導體的進步仍然被講述成一個關於更優秀電晶體的故事，彷彿由數十億電晶體整合而成的電路只是個後來新增的註腳。τ縮放定律也繼承了這種盲點：懷疑論者看到τ晶片內部仍是同樣的電晶體，便得出結論，認為沒有任何根本性的變化。但後續的證據將證明他們錯了。
當邏輯摺疊在2026年5月的IEEE國際電路與系統研討會上首次公開展示時，會場內的 skepticism（懷疑）氣氛濃厚論文。最尖銳的反對意見直指熱量、熱量，還是熱量。
這個邏輯只有一個問題論文。在真實矽片——定於本月出貨的麒麟2026晶片——上的測量結果顯示，情況恰恰相反。該晶片比其前代產品溫度更低，同時每平方毫米的電晶體數量增加了55%，在一些關鍵任務上的功耗降低高達66%。下文將解釋其原因，以及為何邏輯摺疊和τ縮放定律將引領華為——很可能還有其它公司——走向未來。
I. 什麼是邏輯摺疊論文？
摩爾定律將計算行業（以及許多其他行業）帶向了很遠的地方，但它始終依賴一個單一技巧：幾何尺寸縮放[2], [3]論文。讓電晶體變得更小，晶片就能同時變得更快、更省電。但十多年前，這個技巧開始失效。對電晶體結構進行巧妙改變又爭取了十年時間，但現在每個晶片製造商都發現，每推進一個新節點，付出更多，收穫卻更少[4]-[7]。
對於華為而言，這種壓力來得更早、更猛烈論文。要超越業界所稱的7奈米節點進行微縮，需要極紫外（EUV）光刻技術，而華為無法獲取該技術。必須另尋出路。
六年的探索引導我們重新審視幾何尺寸縮放——認清它一直以來的本質：一種手段，而非目的論文。縮小電晶體的意義從來不在於“小”本身，而在於“小”所帶來的一切——更快的開關速度、更短的響應時間、更高的時脈頻率。簡而言之，邏輯摺疊是一種在不縮小空間的情況下“買來”時間的方法。在大致相同的矽面積內，它整合了更多的電晶體，並讓基於這些電晶體構建的系統執行得更快。
實現這一目標的關鍵工藝稱為3D混合鍵合，它更接近於焊接而非封裝論文。將兩片晶圓（或一片晶圓與一個晶片）精確對準，壓在一起，並緩慢加熱。在退火過程中，兩片氧化物表面之間形成共價鍵，融合成一個單一的介電層，同時各自表面的銅焊盤相互擴充套件並融合成連續的金屬。結果是在堆疊的晶片之間形成了一片垂直連線。在當今一些最先進的商用邏輯晶片中，這些連線間距約為10微米，即每100平方毫米少於100萬個垂直連線。
真正的設計問題是，在摺疊真正開始降低RC（即阻礙和消耗每個訊號的電阻和電容）之前，單位面積內應有多少垂直連線論文。雖然沒有封閉形式的答案，但有一個直觀的判斷是可靠的。典型的邏輯工藝頂層金屬間距為720奈米。如果將鍵合間距與之匹配，面對面的晶圓就可以直接連線頂層金屬訊號。如果選擇更稀疏的間距，這些訊號就必須扇出到更稀疏的焊盤——這會增加布線、擁塞和RC成本，而這恰恰是摺疊旨在消除的成本。設計空間的探索證實了這一直覺：1.5微米的間距已能支援良好的邏輯摺疊，1微米更好，而720奈米將進一步擴大收益。未來，我們期望將鍵合間距進一步縮小至480奈米，使混合鍵合焊盤能夠連線到較低的金屬層，為邏輯摺疊提供更大的設計自由度。
我們將混合鍵合視為晶圓級、跨層器件步驟，而非封裝步驟論文。晶片到晶圓鍵合是一種晶片處理過程——拾取和放置——從晶片封裝工廠演變而來。其精度基線較低，即使經過多年改進，仍停留在微米級別。晶圓到晶圓鍵合則始於一個不同的世界：晶圓廠處理，其中光刻工具已能將套刻精度控制在幾奈米內。這個高精度基線是正確的起點，但鍵合仍需解決光刻掃描器從未面臨的問題——應力控制、CMP平坦化、清潔、晶圓翹曲、邊緣斜率和對準——然後才能實現亞微米間距。在40奈米工藝節點上，我們在麒麟2026中實現了1.5微米的混合鍵合間距——5000萬個垂直互連，其中10%到15%用於傳輸訊號。麒麟2027的矽片已經達到1微米間距和超過1億個垂直互連。預計在三年內，我們將匹配720奈米的頂層金屬間距，實現一比一的傳動比，並擁有超過2億個垂直互連。
有了垂直連線，摺疊就可以開始了論文。華為的工程師檢查了麒麟SoC中工作最繁重的模組——NPU、CPU、GPU和DSP——並找出每個模組內部最長、最慢、最耗電的水平路徑。然後重新設計每個模組，使其同時佔據兩層矽片，將這些長距離的水平連線轉變為從一個晶片到另一個晶片的短距離垂直跳躍。
在首款依賴邏輯摺疊的移動系統級晶片（SoC）麒麟2026上，電晶體密度在一代之間從大約每平方毫米1.55億個躍升至2.38億個——提升了55%論文。這相當於我們過去三年透過幾何微縮所取得的增長。
這當然是一個巨大的成果，但直覺告訴我們，功耗密度本應同步攀升論文。
然而，它卻下降了論文。
與平面工藝的前代產品相比，在相同效能下，麒麟2026在實際基準測試中，NPU功耗降低了66%，GPU降低了58%，效能核心CPU降低了41%論文。我們在每平方毫米內放入了更多的電晶體，而晶片在單位工作量下的執行溫度卻更低，而不是更高。
這一結果需要解釋，因為它看起來像是違反了懷疑論者所引用的物理學原理論文。但事實並非如此。這揭示了一個關於晶片功耗真正去向的教訓——答案並不在大多數人想當然的地方。
II. 兩張功耗賬單的故事
在智慧手機典型的日常使用中，其晶片以兩種方式消耗功率論文。其一，靜態漏電，即即使不進行計算也會損耗的功率，其佔比極小。與之相對的動態功耗，即計算過程中損耗的功率，大約佔總功耗的90%。
數位電路基本上透過兩種方式消耗動態能量論文。第一種是開關：翻轉電晶體柵極，對邏輯閘的微小電容進行充放電，以將位從0變為1，再變回來。這是“真正的工作”——計算本身。
第二種是傳輸訊號：對承載這些位元在晶片各部分間傳輸的長金屬導線進行充放電論文。導線是散佈在距離上的電容。訊號傳輸得越遠，需要充電的電容就越多，能量隨該電容值成比例增加。在動態功耗的教科書公式中：
P=α⋅C⋅V2⋅f(1)P=α⋅C⋅V2⋅f(1)
項C（電容）並非主要由電晶體決定論文。在先進工藝節點上，它由導線決定。消耗能量的，是互連電容，而非柵極電容。
以下正是讓直覺出錯的地方：在現代SoC模組中，導線——即傳輸——通常消耗的能量比柵極——即計算——更多論文。處理器消耗的大部分功率並非用於“思考”，而是用於“通勤”。
III. 如何用通勤解釋你的晶片
試想一個普通辦公室職員的每日能量預算論文。人們容易想當然地認為大部分能量消耗在真正的工作上——會議、電子表格、思考。但事實並非如此。對許多辦公室職員來說，一天中最大的能量消耗是通勤：每天兩次往返於家和辦公室之間的開車或坐火車。在辦公室的工作相比之下消耗較少；交通才是大頭。
晶片並無不同論文。柵極負責“思考”，導線負責“通勤”。在大型AI叢集中同樣如此：超過80%的能量用於移動資料，而非對其進行計算。同樣的不平衡，以較溫和的形式，存在於每個智慧手機SoC內部。
一旦你從這個角度看待功耗，對摺疊的熱學質疑就被顛覆了論文。批評者假設將電晶體更緊密地封裝在一起必然提高功耗密度，因為他們潛意識裡關注的是計算柵極的數量——即“案頭工作”。但主導因素是“通勤”。而邏輯摺疊做了什麼？它把每個人的家都搬到了離辦公室更近的地方。
當你將電路摺疊成由亞微米間距混合鍵合焊盤連線的垂直層級時，曾經需要橫跨長距離水平導線（數百微米）的訊號，現在只需透過幾微米外的鍵合焊盤垂直向下傳輸論文。根據我們的經驗，摺疊路徑上的導線長度在典型核心上縮短了20%，在一些關鍵路徑上縮短了高達70%。時鐘網路——一些最繁忙、最耗電的導線——縮短程度如此之大，以至於我們將時鐘緩衝器數量減少了一半以上。僅在一個處理模組上，摺疊就將時鐘佈線縮短了28%，緩衝器數量從43,600個降至19,000個。
每縮短一根導線，就意味著需要充電的電容減小，因此功率方程中的主導項隨之下降論文。“案頭工作”——即實際的開關操作——基本未變，但“通勤”被大幅削減。這就是功耗密度降低的來源。並非因為計算更少，而是因為資料傳輸更少。
IV. 麒麟2026功耗論文，逐模組分析
主導智慧手機SoC熱預算的模組，正是那些傳輸資料最多的模組：執行AI推理的NPU、進行畫素著色的GPU，以及處理訊號的DSP論文。它們發熱嚴重的原因相同：它們是通訊密集型的。由於它們在記憶體、緩衝區和算術單元之間來回穿梭海量資料，其功耗的很大一部分來自“通勤”而非“計算”——而這正是摺疊所能攻克的部分。
為了展示每個模組從邏輯摺疊中獲益多少，我們讓摺疊晶片與其平面工藝的前代產品麒麟9030 Pro在相同效能下（相同的AI吞吐量、幀率或基準分數）進行對比測試論文。一個需要較低速度就能完成相同工作的模組，可以在更低電壓下執行，從而帶來疊加的節能效果。同時，由於同樣的矽片也可以全速執行，每個模組的兩種模式——與前任匹配的效能，以及全速模式——結果均已報告。以下是矽片對這些模組的報告。
如圖1所示，每個圖表包含五個子圖——效能、頻率、電壓、歸一化功耗和歸一化功耗密度——以及三個柱狀條：平面工藝的麒麟9030 Pro、同效能下的麒麟2026，以及渦輪模式下的麒麟2026論文。歸一化子圖中的虛線表示9030 Pro的基線。摺疊後的佔地面積是兩層堆疊的投影面積——功耗密度正是以此為標準進行測量的。
在批評者最擔心堆疊的模組中，NPU 因其密度最高且溫度也最高而首當其衝論文。然而，它卻實現了最大的降幅：在相同的 29 TOPS 下，其時脈頻率可以降低 63%，電壓可以從 0.85V 降至 0.55V。這導致功耗降低了 66%，功耗密度更是驚人地下降了 73%。GPU 緊隨其後：在與 Kirin9030 Pro 相同的 61 FPS 下執行，但電壓降低了 200mV，功耗下降了 58%。這種差異完全沿著“通勤”的脈絡分佈：一個模組越並行、越需要大量資料，摺疊帶來的回報就越大。
DSP 是一個例外，它提供了一個重要的教訓：使用邏輯摺疊，面積縮小的速度可能快於功耗（圖 2）論文。第一代摺疊（麒麟 2026）以降低 25% 的功耗完成相同工作，但功耗密度——即每平方毫米消耗的功率——卻上升了 24%，而真正對控制熱量起關鍵作用的正是功耗密度。這種增長的原因很簡單：摺疊將 DSP 的佔地面積縮小了 40%，因此即使其功耗下降，功耗密度仍然攀升。第二代摺疊（麒麟 2027）解決了這個問題：我們已經獲得了該矽片，並測得其功耗密度低於平面工藝原版，同時功耗降低了 47%。換言之，密度是一個設計輸出，而非宿命。
CPU 效能核心從摺疊中獲益匪淺——在 HNX 基準測試中，以低 9% 的時脈頻率和低 200mV 的供電電壓匹配了其前代產品的分數，功耗降低了 41%論文。但其功耗密度的節省在這些熱模組中是最不起眼的。這並非摺疊的失敗；它暗示了一些重要資訊，我們稍後會討論。
當然，我們不僅關注功耗節省論文。我們同樣讓麒麟 2026 的模組全速執行，以觀察它們與 9030 Pro 相比能有何種表現。在全力執行時，摺疊後的 NPU 可提供 70 TOPS——比其前代產品高出 141%，GPU 的幀率提升 42%，CPU 在 HNX 基準測試中的得分提升 18%；在這些模式下，它們的功耗密度都高於平面工藝的前代晶片。因此，摺疊為系統提供了一個平面晶片從未擁有的控制旋鈕：根據場景不同，同一個模組既可以成為“吝嗇鬼”，也可以成為“紀錄打破者”。
V. 平行理論論文：電路中的 τ 縮放定律與軟體中的阿姆達爾定律
縮短“通勤”解釋了部分功耗節省，但更多的節省來自於降低電壓，因為動態功耗與電壓的平方成正比論文。邏輯摺疊透過將電路分為三類來解鎖這種降低：真正的序列電路，需要峰值頻率和電壓；可並行化的電路，將工作分散到許多並行執行的副本上；以及介於兩者之間、部分序列部分並行的電路[8]。
絕不妥協的序列電路是少數論文。絕大多數情況下，現代 SoC 的電晶體服務於第二和第三類電路，即 NPU、GPU 和 DSP，它們之所以消耗大量功率，恰恰是因為它們寬、並行且資料飢渴。CPU 效能核心（大核）是第一類電路中最清晰的代表，因為其單個快速的整數執行執行緒無法並行化，且必須接近電壓和頻率曲線的頂端執行。回想一下，摺疊在 HNX 基準測試的同效能下僅為其帶來了適度的 9% 時脈頻率降低——這是線性的“通勤”節省，而非二次方的電壓節省。將邏輯摺疊應用於低並行度的 CPU 效能核心，需要精心的設計、先進的 EDA 工具鏈和漫長的驗證週期。這是一次系統性的革新，而非權宜之計。儘管麒麟 2026 已取得顯著成果，但大部分工作仍在前方，需要在未來三到五年內進行積極、探索性的創新。然而，在通往這些最終成果的道路上，每年都將實現切實且累積的改進。
幸運的是，這些架構上的障礙無需僅由矽片來克服論文。智慧手機擁有一個粗略分析所忽略的優勢：深度的硬體-軟體協同設計。任務排程器和摺疊後的版圖並非試圖讓一個英雄般的大核獨自承擔所有繁重的工作負載，而是協同最佳化，在軟體中並行化任務，並將其分派到幾個小型、高效的核上。這使得大核必須承擔的序列工作部分，保持在應用允許的最小範圍內。這將工作負載從第一類轉移到第二類，即二次方電壓槓桿生效的地方。
在這裡，兩個槓桿結合起來論文。摺疊縮短了導線，同時在同一佔地面積內為更多電晶體騰出空間。這些額外的電晶體可以用來建立許多電路副本，這些副本可以並行執行，將工作分散開來，從而使每個副本都能以更低的時脈頻率和電壓執行。“通勤”論點帶來了 C 的線性節省，而並行性論點則帶來了 V² 的二次方節省。
摺疊後的 NPU 就是一個典型例子論文。其前代產品包括一個大核和兩個能效核，而摺疊帶來的電晶體盈餘則用於支付四個大核。更寬泛的陣列在 0.7V 電壓下提供 70 TOPS——遠低於其前代產品在提供不到一半效能時所需的 0.85V。更多硬體，更溫和地執行，卻完成更多工作：二次方槓桿，完全按照公式的預測工作。
這就是為什麼一個密度更高的晶片卻消耗更少功率的原因論文。需要高電壓的序列工作佔比很小，不足以主導功耗預算；其他所有部分——絕大多數的並行部分——被摺疊得更寬，時鐘設定得更溫和，並在更低電壓下執行。
這種設計映象了吉恩·阿姆達爾著名的洞見：程式的序列部分限制了並行性所能帶來的收益論文。阿姆達爾定律是關於軟體的。而邏輯摺疊揭示的是其硬體孿生兄弟：矽片的序列部分很小，因此晶片的大部分可以用速度換取並行性。它們如同雙星——一個支配著程式碼中的演算法，另一個支配著電路中的延遲與能量，構成了系統-技術協同最佳化（STCO）的理論基石。
VI. 設計消除熱點
儘管我們透過邏輯摺疊實現了諸多功耗節省，但人們仍可能爭辯說我們會有熱問題論文。堆疊兩層忙碌開關的電晶體會集中熱量，因為底層產生的熱量必須穿過頂層材料才能散發。
我們認為批評者瞄準了錯誤的指標論文。關鍵不在於熱量本身，而在於熱密度，再深入一層，在於電晶體的結溫——這才是真正決定速度、漏電和可靠性的指標。晶片失效並非因為耗散了特定數量的瓦特，而是因為某個電晶體結溫超過了其工作溫度極限。所有值得討論的熱學論點，最終都是關於這個結溫的。
有兩件事可以將其控制在可控範圍內論文。首先，摺疊降低了熱源處的熱密度：在相同效能下，總功率確實下降了，而且減少的功率分佈在了多個有源矽層上，而非一個密集的平面。這實現了更低的瓦特/立方毫米，而熱密度正是決定結溫高低的關鍵。
其次，剩餘的熱量得到了管理論文。由於摺疊縮小了 NPU 和其他熱模組的佔地面積，就有了空間讓熱量在垂直向上傳輸到表面前，先水平擴散開來，從而消除區域性熱點並降低結溫。適度的垂直溫度梯度（底層比頂層高几度）被作為設計引數加以預算，方法是將最熱的模組放置在熱量最容易散發的位置。真正的敵人不是平均溫度，而是區域性熱點，即結溫遠高於其鄰居的位置。當設計工具主動在層級間交錯排列熱邏輯和冷邏輯，防止熱點直接相互堆疊時，摺疊就贏得了其熱學裕量。
這就是為什麼我們的麒麟 2026 實現方案刻意保守：摺疊選擇性地應用於獲益最大的關鍵路徑，並採用熱感知佈局，而非盲目堆疊所有東西論文。按照這種方式——降低熱密度、水平擴散、預算垂直梯度並消除熱點——結溫便能保持在其視窗之內。
VII. 西西弗斯論文，但山坡通向某處
以最終勝利的口吻結束將是不誠實的論文。
τ 是一個時間縮放定律，而非能量定律論文。一個執行得更快但消耗更多功率的摺疊系統並不違反任何時間縮放原理——但它會在午飯前耗盡你的電池。麒麟晶片執行溫度更低，是因為我們有意識地將摺疊所贏得的時間裕量用於降低電壓和功耗。這種權衡是一門配套學科，而非定律的免費饋贈。
能以三分之一的功耗完成其前代工作的摺疊 NPU，同樣可以超越其前代 141%，從而超過其功耗密度論文。物理學允許這兩種設定；是工程紀律選擇了溫度更低的那一種。這是我們計劃在每一代新晶片中都做出的選擇。
摺疊後的 CPU 刻意保守，僅針對關鍵路徑論文。然而，它已能在今年將效能核心頻率恢復到 3.1GHz。要在未來三到五年內釋放邏輯摺疊的全部潛力，需要全行業範圍的積極創新——擴充套件設計空間、縮小混合鍵合間距、整合較低金屬層的 TSV、垂直堆疊更多層級等等。邏輯摺疊將為麒麟 CPU 核心頻率達到 5GHz 及以上鋪平道路。這一路線圖是可行且經濟上可行的。
在神話中，西西弗斯被罰將巨石推上山坡，卻只能看著它滾下，然後重新開始論文。τ 縮放定律下的工程學也共享這種節奏：摺疊晶片，贏得時間裕量，將其用於降低功耗——然後下一代到來，巨石重新開始滾動。上述提出的摺疊佈線並非逃離那個迴圈；它是下一次推動。我們的故事與神話分道揚鑣之處在於，這個山坡通向某個地方：每個迴圈都會留下一款計算更多、消耗更少的晶片，而累積的距離正是業界所稱的進步。工作永無止境——這不是定律的弱點，而是工作說明書。並且，你必須想象這些工程師是快樂的。
VIII. 更冷靜才是前進之路
但熱量——這個每個人首先想到的反對理由——結果卻建立在對晶片能量消耗方式的誤解之上論文。擔憂只計算了“案頭工作”。物理學卻由“通勤”主導。邏輯摺疊縮短了“通勤”，同時降低了時間常數 τ 和能量，因為距離會同時消耗兩者。
我們能預見的 τ 的每一種未來，其成敗都取決於功耗論文。時間裕量是工具；能量是獎品。這個定律的下一個十年，其評判標準將不是摺疊堆疊能跑多快，而是它們在執行時燃燒得有多小。
那個本應熔化的 τ 晶片，結果卻執行得更冷靜——並非因為摺疊，而是恰恰因為摺疊論文。τ（韜），最終，其削減的維度不止一個。
