芯東西（公眾號：aichip001）
作者 | ZeR0
編輯 | 漠影
芯東西9月5日報道，9月4日，華為公司董事、半導體業務部總裁何庭波在中國科學院科技論文預釋出平臺上發表第三篇“韜定律”署名論文《華為的韜晶片會熔化嗎（Huawei’s τ Chip Was Supposed to Melt?）》，正面回應外界對韜縮微定律散熱的質疑論文。
此前，何庭波曾於5月25日在國際電路系統研討會ISCAS 2026上提出指導半導體產業發展的新原則“韜（τ）定律”，同日在ChinaXiv上發表相關論文《》；後於7月3日在ChinaXiv上發表同篇“韜定律”論文的修訂版《》論文。
華為即將在本月釋出的Mate90系列手機，預計將搭載基於“韜定律”的麒麟2026晶片論文。麒麟2026是首款採用LogicFolding的移動系統級晶片，其每平方毫米的電晶體數量比上一代多55%，若干關鍵任務的功耗最高降低66%，執行溫度卻更低，驗證了“韜定律”的有效性。
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以下是《華為的韜晶片會熔化嗎》論文全文翻譯論文：
摘要
散熱是人們對τ縮微定律最尖銳的質疑論文。τ縮微定律是華為“摺疊矽”背後的時間縮微原理，其名稱來自它試圖縮短的延遲τ（“Tau”，中文寫作“韜”）。我們對麒麟晶片的測量結果，卻把這一質疑徹底顛倒了過來。原因其實是每個通勤者都熟悉的常識：在晶片上，就像在一天的工作中一樣，消耗大部分能量的不是伏案工作，而是路途奔波。
關鍵詞：LogicFolding，τ縮微定律，三維整合，混合鍵合，低功耗設計，系統與技術協同最佳化論文。
正文
如果問一百位晶片工程師，什麼技術對行業未來最重要，很多人會回答：三維整合——把裸片一層層堆疊起來，從而增加一個系統可以使用的矽面積論文。
如果再問任何一位經驗豐富的晶片工程師，什麼會扼殺三維整合，你幾乎總會聽到同一個詞：熱論文。
這套推理聽起來就像自然法則論文。在有源電晶體上繼續堆疊有源電晶體，在每平方毫米內塞入更多器件，再把整個系統封裝進緊湊的移動裝置裡，結果似乎不可避免：功耗變成熱量；熱量困在狹小空間內，溫度隨之升高；溫度越過極限後，晶片就會降頻、可靠性下降，最後甚至被“烤熟”。
照此推論，摺疊密度越高，發熱越嚴重；摺疊越激進，就越快撞上極限論文。
華為等不起這場爭論自行塵埃落定論文。由於無法獲得競爭對手用來持續縮小電晶體的工具，該公司必須打破這一迴圈，而且必須比任何人都更早打破。
於是，華為不再縮微空間——即電晶體的線性尺寸——而是開始縮微時間：訊號透過晶片關鍵路徑所需的特徵延遲論文。
這個延遲寫作τ，讀作tau，中文寫作“韜”；τ縮放定律就是一場讓τ一代代下降的工程行動 [1]論文。
壓縮這一延遲的旗艦技術稱為LogicFolding：把過去鋪展在平面上的電路摺疊成垂直堆疊的多個矽層，並用細小的垂直互連把它們連線起來，從而縮簡訊號傳輸距離論文。
τ從一開始就被構想為電子系統的定律，而不是某種器件技巧：時間可以在器件、電路、晶片和系統的每一個層級被壓縮論文。
LogicFolding是這一框架中的一種技術，作用於電路和晶片層級論文。
這個區別很重要，因為業界一再忽略它論文。
電晶體問世後不久，另一項同等重要的發明——積體電路——隨之出現論文。但半導體進步至今仍被講述成一部“更好電晶體”的歷史，彷彿由數十億電晶體整合而成的電路只是事後補上的配角。
τ縮微也繼承了這一盲點：懷疑者看到τ晶片裡還是那些電晶體，便認定沒有發生根本變化論文。
下文的證據將說明他們為何錯了論文。
2026年5月，在IEEE國際電路與系統研討會上，LogicFolding首次公開亮相論文。
會場裡的懷疑情緒相當濃厚，其中最尖銳的質疑始終指向同一件事：熱、熱，還是熱論文。
但這套邏輯有一個問題論文。真實矽片上的測量結果——即計劃於本月出貨的麒麟2026——恰好相反：這顆晶片每平方毫米的電晶體數量比上一代多55%，若干關鍵任務的功耗最高降低66%，執行溫度卻更低。
我們利用40奈米裝置，在麒麟2026上實現了1.5微米混合鍵合間距，共形成5000萬個垂直互連，其中10%~15%用於傳輸訊號論文。麒麟2027的矽片已經達到1微米間距，並擁有超過1億個垂直互連。
我們預計三年內可以匹配720奈米的頂層金屬間距，實現一一對應，並把垂直互連數量提高到2億以上論文。
下文將解釋其中原因，以及LogicFolding與τ微縮定律為何會把華為——而且很可能還有其他廠商——帶入更遠的未來論文。
一、什麼是LogicFolding論文？
摩爾定律推動計算產業乃至許多其他行業走過了很長一段路，但它一直依賴同一項技巧：幾何縮微[2][3]論文。電晶體做得越小，晶片就能同時變得更快、更省電。
十多年前，這項技巧開始失效論文。透過巧妙改變電晶體結構，業界又爭取到了十年時間，但如今每一家晶片製造商都不得不為每個新節點投入更多，卻得到更少 [4]-[7]。
對華為而言，壓力來得更早，也更猛烈論文。要把工藝縮小到行業所謂的7nm節點以下，需要使用華為無法獲得的極紫外光刻（EUV）技術。
必須找到另一條路論文。
六年的探索讓我們重新審視幾何縮微的本質：它從來只是一種手段，而不是目的論文。
縮小電晶體的目標從來不是“小”本身，而是“小”所帶來的結果——更快的開關速度、更短的響應時間、更高的時脈頻率論文。
簡言之，LogicFolding是一種不縮小空間、卻能換取時間的方法論文。它可以在大致相同的矽面積內裝入更多電晶體，並讓由這些電晶體構成的系統執行得更快。
支撐這項技術的工藝稱為三維混合鍵合，它更接近焊接，而不是封裝論文。兩片晶圓——或一片晶圓與一顆晶片——經過精確對準、壓合併緩慢加熱。
在退火過程中，兩側氧化物表面之間形成共價鍵並融合為單一介電層；與此同時，兩側的銅焊盤相向膨脹，最終熔接成連續金屬論文。結果是在堆疊裸片之間形成密集的垂直連線。
如今一些最先進的商用邏輯晶片中，這些連線的間距約為10微米，也就是每100平方毫米不足100萬個垂直連線論文。
真正的設計問題在於：單位面積需要多少垂直連線，摺疊才能真正降低RC——也就是拖慢每個訊號並增加其能耗的電阻與電容論文。
這個問題沒有閉式解，但有一條直覺可靠：典型邏輯工藝的頂層金屬間距為720奈米論文。如果把鍵合間距也做到720奈米，面對面鍵合的兩片晶圓便能直接連線頂層金屬訊號。如果鍵合間距更稀疏，這些訊號就必須扇出到更疏的焊盤上，從而增加布線、擁塞和RC，而這恰恰是摺疊原本想要消除的代價。
設計空間探索證實了這一直覺：1.5微米已經能夠很好地支援LogicFolding，1微米更好，而720奈米會進一步擴大收益論文。
未來，我們希望把鍵合間距繼續縮小到480奈米，讓混合鍵合焊盤能夠連線更低層的金屬層，從而為LogicFolding提供更大的設計自由度論文。
我們把混合鍵合視為晶圓級、跨層的器件工藝步驟，而不是封裝步驟論文。晶片到晶圓鍵合是一種晶片搬運工藝——拾取和放置——它從晶片封裝工廠演化而來，精度起點較低，即使經過多年收緊，仍停留在微米級。
晶圓到晶圓鍵合則來自另一個世界：晶圓廠的晶圓處理論文。在那裡，光刻裝置早已能把套刻誤差控制在數奈米以內。
高精度的起點是正確的，但鍵合仍須解決光刻掃描裝置從未面對的問題——應力控制、化學機械拋光平坦化、清洗、晶圓翹曲、邊緣削薄和對準——才能實現亞微米級間距論文。
我們利用40奈米裝置，在麒麟2026上實現了1.5微米混合鍵合間距，共形成5000萬個垂直互連，其中10%~15%用於傳輸訊號論文。麒麟2027的矽片已經達到1微米間距，並擁有超過1億個垂直互連。
我們預計三年內可以匹配720奈米的頂層金屬間距，實現一一對應，並把垂直互連數量提高到2億以上論文。
垂直連線到位後，摺疊便可以開始論文。
華為工程師檢查了麒麟SoC中負載最重的模組——NPU、CPU、GPU和DSP——找出每個模組內部最長、最慢、最耗電的水平路徑論文。
隨後，每個模組都被重新設計為同時佔據兩層矽，把原本漫長的水平連線變成裸片之間短促的垂直跳轉論文。
麒麟2026是首款採用LogicFolding的移動系統級晶片論文。它的電晶體密度在一代之內從每平方毫米約1.55億個提高到2.38億個，增幅為55%。這個增幅相當於我們此前利用幾何縮微三年才取得的提升。
這當然是很好的結果，但直覺會告訴人們：功率密度也應當同步上升論文。
事實卻是，它下降了論文。
在真實效能測試中，與平面結構的上一代晶片相比，在效能相同的條件下，麒麟2026的NPU功耗降低66%，GPU功耗降低58%，CPU效能核功耗降低41%論文。
我們在每平方毫米中裝入了多得多的電晶體，但晶片完成單位工作量時反而更涼，而不是更熱論文。
這個結果值得解釋，因為它看起來違反了懷疑者援引的物理規律論文。
其實並沒有論文。
它揭示的是晶片功耗真正花在了哪裡，而答案並非大多數人想象的那樣論文。
二、兩筆功耗賬
在智慧手機典型的日常負載中，晶片以兩種方式消耗功率論文。第一種是靜態漏電，也就是即使沒有進行計算仍會損失的功率，這部分很少。
與之相對的是動態功耗，即計算過程中損的功率，約佔總功耗的90%論文。
數位電路消耗動態能量，實質上有兩種方式論文。
第一種是開關：翻轉電晶體柵極，為邏輯閘的微小電容充放電，讓一個位元從0變成1，再從1變回0論文。這是“真正的工作”，也就是計算本身。
第二種是搬運訊號：為長金屬導線充放電，使位元能夠從晶片的一處傳到另一處論文。一根導線可以看作沿距離展開的電容。訊號傳播得越遠，需要充電的電容就越大，而能耗隨電容增加。在教科書給出的動態功耗表示式中：
P = α · C · V² · f
C（電容）這一項並非主要來自電晶體論文。在先進節點上，它主要來自導線。能量主要消耗在互連電容，而不是柵極電容上。
這裡最違背直覺的一點是：在現代SoC模組中，導線——也就是“搬運”——經常比邏輯閘——也就是“計算”——消耗更多能量論文。
處理器的大部分功耗不是花在思考上，而是花在通勤上論文。
三、你的通勤如何解釋晶片
想象一位普通辦公室職員每天的能量賬單論文。人們很容易認為，大部分能量消耗在真正的工作上——開會、做表格、思考。
事實並非如此論文。
對許多上班族來說，一天中最大的能量開支是通勤：每天兩次，在家與辦公室之間開車或乘火車論文。伏案工作相對便宜，交通才是大頭。
晶片也沒有不同論文。邏輯閘負責思考，導線負責通勤。在大型AI叢集中同樣如此：超過80%的能量用於搬運資料，而不是對資料進行計算。每一顆智慧手機SoC內部也存在同樣的不平衡，只是程度稍輕。
一旦用這種方式理解功耗，針對摺疊的熱學質疑就會反轉論文。
批評者認為，電晶體擠得更緊必然會提高功率密度，因為他們下意識只數了邏輯閘——也就是伏案工作論文。但占主導地位的其實是通勤。
LogicFolding做了什麼？它讓每個人的家離辦公室更近論文。
把電路摺疊成垂直矽層，並用亞微米間距的混合鍵合焊盤連線後，過去必須沿數百微米長的水平導線穿行的訊號，如今只需透過幾微米之外的鍵合焊盤垂直向下論文。
根據我們的經驗，摺疊路徑的線長在典型核心上可減少20%，某些關鍵路徑上最多可減少70%論文。
時鐘網路屬於最繁忙、最耗電的導線之一，它的縮短幅度如此之大，以至於我們把時鐘緩衝器數量削減了一半以上論文。僅在一個處理模組上，摺疊就使時鐘佈線長度減少28%，緩衝器數量從43600個降至19000個。
每縮短一根導線，需要充電的電容就會變小，於是功耗方程中占主導地位的項大幅下降論文。
伏案工作——真正的開關操作——基本沒有變化，但通勤被大幅削減論文。
這就是功率密度下降的來源：不是減少計算，而是減少資料搬運論文。
四、麒麟2026的分模組功耗
主導智慧手機SoC熱預算的模組，恰恰也是資料搬運最多的模組：執行AI推理的NPU、為畫素著色的GPU，以及處理訊號的DSP論文。
它們發熱的原因相同：通訊密集論文。
由於它們在儲存器、緩衝區和算術單元之間搬運海量資料，其功耗中很大一部分來自通勤，而不是計算——這也正是摺疊要削減的部分論文。
為了展示各模組從LogicFolding中獲得了多少收益，我們讓摺疊晶片與其平面結構的上一代產品麒麟9030 Pro在同等效能下執行：AI吞吐量、幀率或基準測試得分保持一致論文。
一個模組若用較低速度便能完成同樣的工作，就可以在更低電壓下執行，節能收益還會疊加論文。
與此同時，由於同一塊矽也可以全速執行，因此我們用兩種模式報告每個模組：一種與上一代效能相同，另一種則全速執行論文。
下面是矽片對各模組給出的實測結果論文。
如圖1所示，每組圖包含五個面板——效能、頻率、電壓、歸一化功耗和歸一化功率密度——以及三組柱狀資料：平面結構的麒麟9030 Pro、同等效能下的麒麟2026，以及加速模式下的麒麟2026論文。
歸一化面板中的虛線表示麒麟9030 Pro的基線論文。摺疊結構的佔用面積按兩層堆疊的投影面積計算，功率密度也以這個面積為基準。
▲圖1：平面結構麒麟9030 Pro（灰色）、同等效能下的麒麟2026（藍綠色）以及加速模式下的麒麟2026（橙色）的效能、頻率、電壓、歸一化功耗與歸一化功率密度論文。GPU的最重負載是某款特定遊戲中渲染強度最高的一幀；CPU HNX基準由關鍵移動應用片段組成，用於測量真實場景中的CPU效能與功耗；Geekbench 6是行業標準CPU效能基準。HNX關注真實使用者體驗，而Geekbench 6面向最重的效能負載。
▲圖2：平面結構麒麟9030 Pro（灰色）、同等效能下的麒麟 2026（藍綠色）和同等效能下的麒麟2027（綠色）的歸一化佔用面積、頻率、電壓、歸一化功耗與歸一化功率密度論文。
NPU是批評者最擔心進行堆疊的模組，因為它既最密集，也屬於最熱的模組之一論文。
然而，它實現了所有模組中最大的降幅：在同樣達到29TOPS時，其時脈頻率可以降低63%，電壓可以從0.85V降至0.55V論文。由此，功耗降低66%，功率密度更是大幅下降73%。
GPU緊隨其後：它以比麒麟9030 Pro低200mV的電壓達到同樣的61FPS，功耗因此降低58%論文。
收益梯度與通勤強度完全一致：一個模組越並行、越渴求資料，摺疊帶來的回報就越大論文。
DSP是一個例外，它揭示了一個重要教訓：採用LogicFolding後，面積縮小的速度可能快於功耗下降的速度（圖2）論文。
第一代摺疊方案（麒麟2026）完成同樣工作時功耗降低25%，但功率密度——即每平方毫米消耗的功率，也是控制熱量真正重要的指標——卻上升了24%論文。
上升原因很直接：摺疊使DSP佔用面積縮小40%，所以即使總功耗下降，功率密度仍然上升論文。
第二代摺疊方案（麒麟2027）解決了這個問題：我們已擁有相應矽片，並測得其功率密度低於原來的平面結構，同時總功耗下降47%論文。
換言之，密度是設計結果，而不是宿命論文。
CPU效能核也從摺疊中獲得了可觀收益——在HNX基準測試中，它以低9%的時脈頻率和低200mV的供電電壓取得與上一代相同的得分，功耗降低41%論文。
但在所有高發熱模組中，它的功率密度節省最少論文。這不是摺疊失敗，而是一條重要線索，稍後我們會談到。
當然，我們關心的不只有節能論文。我們也讓麒麟2026的各個模組全速執行，看看它們與麒麟9030 Pro相比能夠做到什麼。
全速執行時，摺疊後的NPU可提供70TOPS，比上一代高141%；GPU的幀數提高42%；CPU的HNX基準得分提高18%論文。
在這些模式下，它們的功率密度都會超過上一代平面晶片論文。
於是，摺疊為系統提供了平面晶片從未擁有的一個控制旋鈕：同一個模組可以根據場景，成為節儉者，也可以成為紀錄創造者論文。
五、並行理論論文：電路中的τ微縮定律與軟體中的阿姆達爾定律
縮短通勤解釋了一部分節能收益，但更大的收益來自降低電壓，因為動態功耗與電壓的平方成正比論文。
LogicFolding透過把電路分為三類來釋放這一降壓空間：真正的序列電路，需要峰值頻率與電壓；可並行化電路，把任務分攤給許多並排執行的副本；以及介於兩者之間、部分序列又部分並行的電路 [8]論文。
絕對無法妥協的序列電路只佔少數論文。現代SoC中絕大多數電晶體服務於第二類和第三類任務，即NPU、GPU與DSP。它們之所以消耗異常多的功率，正因為其規模寬、並行度高，而且極度依賴資料。
CPU效能核（大核）是第一類電路最典型的代表，因為單條快速整數執行執行緒無法並行化，必須執行在電壓頻率曲線的高階論文。
回想一下，在HNX基準的同等效能條件下，摺疊只讓它獲得了9%的時鐘降幅——這屬於縮短通勤帶來的線性收益，而不是電壓平方項帶來的完整收益論文。
把LogicFolding應用於低並行度CPU效能核，需要細緻的設計、先進的EDA工具鏈和漫長的驗證週期論文。這是一次系統性重構，不是快速修補。
麒麟2026已經實現了顯著收益，但大部分工作仍在前方，需要未來三至五年持續進行激進的探索性創新論文。
不過，在走向最終收益的過程中，每一年都會出現可感知、可疊加的改進論文。
幸運的是，這些架構障礙不必僅靠矽片克服論文。智慧手機擁有樸素分析容易漏掉的能力：深度軟硬體協同設計。
我們不讓一個強大的大核獨自承擔所有苛刻負載，而是聯合最佳化任務排程器與摺疊後的版圖規劃，在軟體中並行化任務，再把它們分派給多個小型高能效核心論文。
這樣，在應用允許的範圍內，大核必須獨自承擔的序列部分便可以保持在最低水平論文。
工作負載由此從第一類轉向第二類，可以利用電壓平方項這一槓杆論文。
此時，兩種槓桿合在了一起論文。摺疊縮短導線，同時在相同佔用面積內騰出空間，容納更多電晶體。這些額外電晶體可以用來複制電路，再讓多個副本並行執行。任務被分散後，每個副本都可以使用更低的時脈頻率與電壓。
通勤論證線上性項C上節省能量，並行論證則在平方項V²上節省能量論文。
摺疊後的NPU是一個典型例子論文。上一代NPU包含1個大核和2個能效核；摺疊帶來的電晶體餘量，則讓新一代能夠配置4個大核。這個更寬的陣列可以在0.7V下提供70TOPS，遠低於上一代為實現不到其一半效能所需的0.85V。
更多硬體，以更溫和的方式執行，完成更多工作：平方槓桿完全按照方程所描述的方式發揮作用論文。
這就是更密集的晶片反而消耗更少功率的原因論文。需要高電壓的序列工作佔比很小，不足以主導總功耗；其餘部分——佔絕大多數的並行工作——被摺疊成更寬的結構，以更溫和的時鐘和更低的電壓執行。
這種設計呼應了吉恩·阿姆達爾的著名洞見：程式中的序列部分決定了並行化能夠帶來的收益上限論文。
阿姆達爾定律針對軟體；LogicFolding揭示的是它的硬體孿生：矽片中的序列部分很小，因此晶片的大部分割槽域都可以用並行度換取速度論文。
兩者如同雙星——一個支配程式碼中的演算法，另一個支配電路中的延遲與能量——共同構成系統與技術協同最佳化（STCO）的理論基石論文。
六、用設計消除熱點
儘管我們已經透過LogicFolding實現了上述全部節能效果，但人們仍可以爭辯說，散熱問題依然存在論文。
把兩層頻繁開關的電晶體堆在一起，會使熱量集中，因為底層產生的熱必須穿過頂層材料才能逸出論文。
我們認為，批評者瞄準了錯誤的指標論文。
重要的不是熱量，而是熱密度；再深入一層，真正決定速度、漏電與可靠性的指標，是電晶體結溫論文。晶片不會因為耗散了某個特定瓦數就失效，而會在電晶體結溫超過工作溫度上限時失效。
任何值得討論的熱學論證，歸根結底都是關於結溫的論證論文。
有兩個因素讓結溫保持在受控範圍內論文。
第一，摺疊從源頭降低熱密度：在同等效能下，總功耗確實下降，而且下降後的功耗被分佈到多層有源矽，而不是集中在單個高密度平面上論文。因此，每立方毫米的功率更低，而決定結溫高低的正是熱密度。
第二，剩餘熱量可以得到管理論文。由於摺疊縮小了NPU等高熱模組的佔用面積，熱量有空間先橫向擴散，消除區域性熱點並降低結溫，然後再垂直傳到表面。底層比頂層高出幾攝氏度的溫和垂直溫度梯度，會被當作設計引數納入預算：把最熱的模組佈置在最容易散熱的位置。
真正的敵人不是平均溫度，而是結溫遠高於鄰近區域的區域性熱點論文。設計工具主動把冷熱邏輯交錯佈置在不同層中，避免熱點上下直接重疊，摺疊便由此贏得熱設計餘量。
這就是我們為何在麒麟2026的實現中刻意採取保守方案：只沿收益最大的關鍵路徑選擇性摺疊，並採用熱感知佈局，而不是盲目堆疊所有電路論文。
按照這種方式——降低熱密度、讓熱量橫向擴散、為垂直溫度梯度留出預算並逐一消除熱點——結溫就能維持在允許視窗內論文。
七、西西弗斯論文，但這座山通向某個地方
如果以最終勝利的口吻收尾，那並不誠實論文。
τ是時間縮微定律，不是能量定律論文。一個摺疊系統即使執行更快卻消耗更多功率，也沒有違反時間縮放原理——但它可能在午餐前就耗盡你的電池。
麒麟晶片之所以能夠低溫執行，是因為我們有意識地把摺疊獲得的時間餘量投入到降低電壓與功耗中論文。
這種取捨是一門與定律相伴的工程紀律，而不是定律免費贈送的結果論文。
摺疊後的NPU能以1/3的功耗完成上一代的工作，也能比上一代快141%，代價是功率密度超過上一代論文。
物理規律允許兩種設定，工程紀律則選擇溫度更低的那一種論文。我們計劃在每一代新晶片中都做出這樣的選擇。
摺疊後的CPU刻意採取保守設計，只針對關鍵路徑論文。
即便如此，它今年已經把效能核頻率恢復到3.1GHz論文。要在未來三至五年釋放LogicFolding的全部潛力，需要全行業展開激進創新——擴大設計空間、縮小混合鍵合間距、整合更低金屬層的矽通孔、垂直堆疊更多層，等等。
LogicFolding將為麒麟CPU核心頻率達到5GHz及以上鋪平道路論文。這條路線圖在技術與經濟上均可行。
神話中，西西弗斯被罰把巨石推上山頂，隨後只能看著它滾落，再從頭開始論文。τ縮微定律下的工程也有同樣的節奏：摺疊晶片，獲得時間餘量，把餘量花在降低功耗上——然後下一代到來，巨石再次從頭推起。
以上提出的摺疊佈線並不是逃離這一迴圈的方法，而是下一次推動論文。
我們的故事與神話不同之處在於，這座山通向某個地方：每一輪迴圈都會留下一顆計算更多、能耗更低的晶片，而這些積累起來的距離，就是業界所謂的進步論文。
工作永遠不會完成——這不是定律的弱點，而是這份工作的定義論文。我們必須想象工程師是幸福的。
八、更涼才是前進方向
然而，人們最先提出的散熱質疑，最終建立在對晶片能量去向的誤解上論文。恐懼只計算了伏案工作，物理規律卻由通勤主導。
LogicFolding縮短通勤距離，同時降低時間常數τ與能耗，因為距離對兩者都有代價論文。
在所有可以預見的τ未來中，成敗都取決於功耗論文。時間餘量是工具，能量才是獎品。
未來十年，人們評價這一定律的標準，不會是摺疊堆疊能夠執行多快，而會是它們在執行時消耗多麼少的能量論文。
那顆原本被認為會熔化的τ晶片，實際執行得更涼——不是儘管進行了摺疊，而是因為進行了摺疊論文。
歸根結底，τ所削減的並不只有一個方向論文。
參考文獻
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