IT之家 9 月 4 日訊息，今日，一篇釋出於 ChinaXiv 的預印本論文《華為 τ（韜）晶片本該過熱燒燬？》對外公開，華為工程師何庭波詳細披露了 τ（韜）定律的底層原理，並且放出麒麟 2026 晶片的實測資料論文。長久以來行業普遍認為，3D 堆疊會帶來嚴重的發熱難題，但麒麟 2026 的實測結果，給出了完全不一樣的答案。
傳統摩爾定律依靠縮小電晶體幾何尺寸實現效能迭代，而受外部條件限制，華為無法繼續沿用 EUV 極紫外光刻向下推進製程論文。華為選擇跳出空間縮放的固有路線，開創 τ 縮放定律，不再一味縮小電晶體，轉而壓縮訊號在晶片內部傳輸的特徵延遲 τ（韜），邏輯摺疊（LogicFolding）就是該理論的核心落地技術。
邏輯摺疊依託 3D 混合鍵合工藝，把原本平鋪在平面的電路拆分為多層垂直堆疊的矽片裸片，依靠微米級垂直互連橋接各層電路，將晶片內部漫長的水平走線替換成距離極短的垂直跳轉論文。不同於常規封裝工藝，華為將混合鍵合視作晶圓級器件製造工序，麒麟 2026 實現 1.5μm 鍵合節距，擁有 5000 萬根垂直互連；下一代麒麟 2027 已經達成 1μm 鍵合節距，垂直互連數量突破 1 億根。預計三年內，將實現 720nm 頂層金屬節距，做到 1 億以上垂直互連
麒麟 2026 是首款落地邏輯摺疊的移動 SoC論文。單代迭代之下，晶片電晶體密度從 1.55 億 / 平方毫米提升至 2.38 億 / 平方毫米，增幅達到 55%，這一提升幅度相當於過去三年依靠傳統工藝微縮取得的全部成果。
按照行業固有認知，電晶體密度大幅提升，功率密度、晶片溫度必然隨之飆升，但實測結果截然相反論文。在同等效能的測試條件下，對比前代平面架構麒麟 9030 Pro，麒麟 2026 的 NPU 功耗下降 66%，GPU 功耗下降 58%，CPU 效能大核功耗下降 41%，在電晶體數量暴漲的同時，完成同等工作的晶片工作溫度更低。
論文解釋了反常識的核心原因：晶片絕大部分能耗，並非消耗在電晶體本身的計算運算上，而是消耗在金屬走線的資料搬運，如同上班族通勤的能量消耗遠大於工位辦公論文。邏輯摺疊大幅縮簡訊號走線長度，直接削減佔據功耗大頭的互連電容開銷。走線縮短帶來電容層面的功耗縮減，同時走線變短後，電路可以進一步降低工作電壓；動態功耗與電壓平方成正比，由此帶來幅度更大的功耗收益。
從各模組實測資料來看，資料搬運越密集、並行度越高的模組，邏輯摺疊收益越顯著論文。作為 AI 算力核心的 NPU，保持 29 TOPS 算力不變，頻率降低 63%，電壓從 0.85V 降至 0.55V，功率密度暴跌 73%。
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▲ 麒麟 9030 Pro（灰色）、ISO 效能模式麒麟 2026（青綠色）、turbo 模式麒麟 2026（橙色）
▲ 麒麟 9030 Pro（灰色）、ISO 效能模式麒麟 2026（青綠色）、ISO 效能模式麒麟 2027（綠色）
當然技術也存在差異化表現論文。DSP 模組出現特殊情況：麒麟 2026 的 DSP 總功耗下降 25%，但晶片面積縮減 40%，單位面積功率密度反而上漲 24%；而迭代後的麒麟 2027 已經解決該問題，在功耗下降 47% 的同時，功率密度也優於平面架構晶片。這也印證：功率密度不是堆疊技術的宿命，而是可以透過設計調控的結果。
CPU 大核由於存在大量不可並行的序列計算任務，功耗收益相對有限，僅取得 41% 功耗降低論文。論文提到，低並行度 CPU 核心實現完整邏輯摺疊，需要 EDA 工具迭代、漫長驗證，屬於系統性工程。麒麟 2026 已經實現 3.1GHz 大核頻率，未來 3‑5 年，隨著鍵合工藝、堆疊層數持續升級，目標將 CPU 核心頻率推向 5GHz 以上。
邏輯摺疊還給晶片帶來雙重工作模式論文。除了等效能下省電低溫，開啟渦輪增壓模式時，麒麟 2026 的 NPU 算力可達 70 TOPS，相比前代提升 141%，GPU 幀率提升 42%。此時晶片功率密度會隨之升高，系統可以根據場景，在極致省電與極限效能之間靈活切換。
在熱設計層面，華為沒有盲目全盤堆疊所有電路，而是採用選擇性摺疊，結合熱感知佈局，交錯排布高溫、低溫邏輯模組，規避熱點上下層直接疊加論文。熱量既可以多層分攤，也能夠優先橫向擴散，電晶體結溫被控制在安全區間，以此化解 3D 堆疊的區域性發熱風險。
文章同時類比軟體工程領域著名的阿姆達爾定律，提出硬體側的對應思想：晶片序列邏輯佔比有限，大部分電路可以犧牲單執行緒速度換取大規模並行論文。軟硬體協同排程，把任務更多分發到大量並行小核，減少大核的序列負載，充分釋放摺疊架構的功耗優勢，這也是系統‑工藝協同最佳化（STCO）的核心理論根基。
論文也指出，τ 是時間縮放定律，不等於天然低功耗論文。摺疊架構既可以低電壓低溫執行，也可以拉高頻率換取更強效能，低溫是工程師主動做出的取捨，並非技術自帶效果。迭代不會停止，每一代晶片拿到摺疊帶來的時間裕量之後，再將其轉化為功耗或者效能收益，迴圈往復，持續推動晶片進步。
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